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0.35 um 3.3V 工艺 (UC1H)

UC1H（3.3V）工艺为计算机和消费类电子产品提供经济有效的平台。高性能电容、高阻抗Poly电阻和低开启电压晶体管等可选工艺可方便混合信号电路产品的设计。Triple wells有助于降低产品噪声。

华虹NEC的UC1H从2001年开始量产，客户可以放心使用经过产品验证的高密度标准单元库、嵌入式SRAM和嵌入式ROM。

工艺特征
Isolation	Locos
Well Formation	Retrograded well
Gate Formation	W polyside
S/D Formation	Ti salicide
ILD	TEOS-NSG/CMP
Contact	Ti/TiN/W-Plug
IMD	TEOS-NSG
Via	Ti/TiN/W-Plug
Metal	AlCu/TiN
Passivation	SiO2/SiN

设计性能
Parameter	Unit	Value
Vcc	V	3.3
Tox (physical)	A	85
Vt N/P(Constant Current VT)	V	0.55/-0.60
Idsat N/P	uA/um	439/-209
Ioff N/P	pA/um	5/-20
R.O. Delay	pS/Stage	46

设计关键指标
Layer	W/S
Diffusion	0.70/0.48
Poly	0.36/0.42
Contact	0.48/0.52
Metal 1	0.60/0.52
Via 1	0.56/0.60
Metal 2-3	0.72/0.60
Via 2-3	0.56/0.60
Metal 4	1.00/1.00

0.35 um 5V工艺(CZ6H)

CZ6H 对于需要5 V电源的产品，例如：消费类电子中所用的微处理器，是一个完美的技术平台。该工艺拥有的低漏电晶体管尤其适合便携式设备和其他对功耗敏感的设备。

华虹NEC的CZ6H工艺从2000年开始量产，客户可以放心使用已经过硅验证的标准单元库、I/O 库、嵌入式SRAM 、和嵌入式ROM宏单元。

工艺特征
Isolation	Locos
Well Formation	Retrograded well
Gate Formation	W polyside
S/D Formation	Ti salicide
ILD	TEOS-NSG/CMP
Contact	Ti/TiN/W-Plug
IMD	TEOS-NSG
Via	Ti/TiN/W-Plug
Metal	AlCu/TiN
Passivation	SiO2/SiN

设计性能
Parameter	Unit	Value
Vcc	V	5
Tox (physical)	A	155
Vt N/P	V	0.65/-0.80
Idsat N/P	uA/um	430/-220
Ioff N/P	pA/um	1/-2
R.O. Delay	pS/Stage	68

设计关键指标
Layer	W/S
Diffusion	0.75/0.48
Poly	0.54/0.42
Contact	0.48/0.48
Metal 1	0.60/0.52
Via 1-3	0.56/0.60
Metal 2-3	0.78/0.54
Metal 4	1.00/1.00

0.35 um 5V 嵌入式EEPROM工艺(CZ6H FTSC/CZ6S FTSC)

华虹NEC的CZ6HFTSC工艺可提供广泛应用所需要的嵌入式 EEPROM经济有效的平台，例如智能卡领域和微处理器芯片。这种嵌入式的非挥发性存储平台在大陆市场是广受欢迎的。

工艺特征
Isolation	Locos
Well Formation	Retrograded well
Gate Formation	Ti silicide
S/D Formation	Ti salicide
ILD	TEOS-NSG/CMP
Contact	Ti/TiN/W-Plug
IMD	TEOS-NSG
Via	Ti/TiN/W-Plug
Metal	AlCu/TiN
Passivation	SiO2/SiN

设计性能
Parameter	Unit	Value
Vcc	V	5
Tox (physical)	A	155
Vt N/P	V	0.65/-0.80
Idsat N/P	uA/um	430/-220
Ioff N/P	pA/um	1/-2
R.O. Delay	pS/Stage	68

设计关键指标
Layer	W/S
Diffusion	0.75/0.48
Poly	0.54/0.42
Contact	0.36/0.44
Metal 1-2	0.44/0.52
Via 1-3	0.56/0.60
Metal 3	0.72/0.60
Metal 4	1.00/1.00

CZ6SFTSC

工艺特征
Isolation	Locos
Well Formation	Retrograded well
Gate Formation	Ti silicide
S/D Formation	Ti salicide
ILD	TEOS-NSG/CMP
Contact	Ti/TiN/W-Plug
IMD	TEOS-NSG
Via	Ti/TiN/W-Plug
Metal	AlCu/TiN
Passivation	SiO2/SiN

设计性能
Parameter	Unit	Value
Vcc	V	5
Tox (physical)	A	155
Vt N/P	V	0.65/-0.80
Idsat N/P	uA/um	430/-220
Ioff N/P	pA/um	1/-2
R.O. Delay	pS/Stage	68

设计关键指标
Layer	W/S
Diffusion	0.75/0.48
Poly	0.54/0.42
Contact	0.36/0.44
Metal 1	0.44/0.52
Via 1-3	0.40/0.56
Metal 2-3	0.44/0.52
Metal 4	0.44/0.52

0.35 um 5V 嵌入式OTP 工艺(CZ6H OTP)

CZ6H OTP 工艺为需要嵌入式OTP的产品，例如：微处理器和RFID，提供经济的平台。高性能电容、高阻抗Poly电阻和低开启电压晶体管等可选工艺可方便混合信号电路产品的设计。

工艺特征
Isolation	Locos
Well Formation	Retrograded well
Gate Formation	WSI salicide poly
S/D Formation	Ti salicide
ILD	TEOS-NSG/CMP
Contact	Ti/TiN/W-Plug
IMD	TEOS-NSG
Via	Ti/TiN/W-Plug
Metal	AlCu/TiN
Passivation	SiO2/SiN

设计性能
Parameter	Unit	Value
Vcc	V	5
Tox (physical)	A	155
Vt N/P	V	0.65/-0.80
Idsat N/P	uA/um	430/-220
Ioff N/P	pA/um	NA
R.O. Delay	pS/Stage	NA

设计关键指标
Layer	W/S
Diffusion	0.75/0.48
Poly	0.48/0.42
Contact	0.48/0.48
Metal 1	0.60/0.52
Via 1-3	0.56/0.60
Metal 2-3	0.78/0.54
Metal 4	1.00/1.00

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