0.25 微米技术

首页

快速链接

联系我们

English

制造技术

0.13 微米技术

0.18 微米技术

0.25 微米技术

0.35 微米技术

首页 > 工艺技术 > 0.25 微米技术

0.25微米技术

搜索:

0.25 um 2.5/3.3V 工艺 [CL250G/CM250G]

CL250G工艺是华虹NEC基于用户对于Foundry兼容目的而开发的可广泛应用的新工艺。CM250G提供电容、高阻抗Poly电阻和低开启电压晶体管等可选工艺可方便混合信号电路产品的设计。

CL250G/CM250G工艺现已面向一般客户开放，而且客户可从华虹NEC的多家库合作伙伴中选择自己设计所需的库。

工艺特征
Isolation	STI
Well Formation	Retrograded well
Gate Formation	Ti silicide, Dual polarity poly
S/D Formation	Ti salicide
ILD	TEOS-NSG/CMP
Contact	Ti/TiN/W-Plug
IMD	TEOS-NSG/CMP
Via	Ti/TiN/W-Plug
Metal	AlCu/Ti/TiN
Passivation	SiO2/SiN

设计性能
Parameter	Unit	Value
Vcc	V	2.5/3.3
Tox (physical)	A	48/70
Vt N/P	V	0.53/-0.53
Idsat N/P	uA/um	600/-270
Ioff N/P	pA/um	50/-50
R.O. Delay	pS/Stage	38

设计关键指标
Layer	W/S
Diffusion	0.30/0.36
Poly	0.24/0.36
Contact	0.30/0.30
Metal 1	0.32/0.32
Via 1-4	0.36/0.34
Metal 2-4	0.40/0.40
Metal 5	0.42/0.46

0.25 um 2.5/3.3V 嵌入式Flash工艺 [EF250G]

EF250G是基于CL250G的工艺，提供嵌入式Flash解决方案。这是在微处理器，通信类，消费类和智能卡应用领域最受欢迎的嵌入式非挥发性存储平台。

EF250G工艺现已面向一般客户开放，而且客户可从华虹NEC的多家库合作伙伴中选择自己设计所需的库。

工艺特征
Isolation	STI
Well Formation	Twin Retrograded well
Gate Formation	Ti silicide, Dual polarity poly
S/D Formation	Ti salicide
ILD	TEOS-NSG/CMP
Contact	Ti/TiN/W-Plug
IMD	TEOS-NSG/CMP
Via	Ti/TiN/W-Plug
Metal	AlCu/Ti/TiN
Passivation	SiO2/SiN

设计性能
Parameter	Unit	Value
Vcc	V	2.5/3.3
Tox (physical)	A	48/70/85/190
Vt N/P	V	0.53/-0.53
Idsat N/P	uA/um	600/-270
Ioff N/P	pA/um	50/-50
R.O. Delay	pS/Stage	38

设计关键指标
Layer	W/S
Diffusion	0.30/0.36
Poly	0.24/0.36
Contact	0.30/0.30
Metal 1	0.32/0.32
Via 1-4	0.36/0.34
Metal 2-4	0.40/0.40
Metal 5	0.42/0.46

0.25 um 2.5V/3.3V 工艺 (UC2)

UC2工艺使用的低漏低功耗晶体管为通信产品和高端消费类电子产品提供了强有力的竞争力。尤其适合像PDA、IA之类的便携式设备。

华虹NEC的UC2工艺从2002年开始量产，客户可以放心使用已经过生产验证的高密度标准单元库、嵌入式SRAM和嵌入式ROM。

工艺特征
Isolation	Locos
Well Formation	Retrograded well
Gate Formation	Ti silicide, Dual polarity poly
S/D Formation	Ti salicide
ILD	TEOS-NSG/CMP
Contact	Ti/TiN/W-Plug
IMD	TEOS-NSG
Via	Ti/TiN/W-Plug
Metal	AlCu/Ti/TiN
Passivation	SiO2/SiN

设计性能
Parameter	Unit	Value
Vcc	V	2.5/3.3
Tox (physical)	A	58/85
Vt N/P(Constant Current VT)	V	0.45/-0.45
Idsat N/P	uA/um	432/-201
Ioff N/P	pA/um	1/-2
R.O. Delay	pS/Stage	36

设计关键指标
Layer	W/S
Diffusion	0.56/0.36
Poly	0.24/0.36
Contact	0.36/0.44
Metal 1	0.44/0.40
Via 1	0.40/0.44
Metal 2-3	0.44/0.40
Via 2-3	0.40/0.44
Metal 4	0.44/0.40
Via 4	0.40/0.44
Metal 5	1.68/1.68 (optional 0.68/0.52)

0.25 um 3.3V 4M 射频工艺 (CA/CR25)

华虹NEC的CA/CR25工艺是可以带来要求较低射频线路方块搭配数百万门数字CMOS逻辑功能以架构系统化单芯片解决方案的先进0.25微米混和信号模拟CMOS技术，可用于无线、多媒体以及计算机产品应用领域。这项工艺标准配备3.3volt CMOS，垂直PNP晶体管、MIM电容、多晶与N-well电阻、电感、4层金属层以及可选用的变容器与厚顶层金属层。

工艺特征
Isolation	STI
Well Formation	Retrograded well
Gate Formation	Ti silicide, Dual polarity poly
S/D Formation	Ti salicide
ILD	TEOS-NSG/CMP
Contact	Ti/TiN/W-Plug
IMD	TEOS-NSG/CMP
Via	Ti/TiN/W-Plug
Metal	AlCu/Ti/TiN
Passivation	SiO2/SiN

设计性能
Parameter	Unit	Value
Vcc	V	3.3
Tox (physical)	A	70
Vt N/P(Constant Current VT)	V	0.59/-0.74
Idsat N/P	uA/um	550/-295
Ioff N/P	pA/um	40/-40
R.O. Delay	pS/Stage	45

设计关键指标
Layer	W/S
Diffusion	0.32/0.38
Poly	0.36/0.36
Contact	0.32/0.28
Metal 1	0.32/0.32
Via 1-3	0.38/0.36
Metal 2-3	0.44/0.40
Via 2-3	0.40/0.40
Metal 4	2.44/1.96

160685